回答(1).1.如果主频不是很高的话，其实画板就可以稍微随意一点，你可以找相关的高速PCB设计书籍看看； 2.SDRAM走线最好还是等长，否则可能会影响数据传输及降低速率，一般的PCB工具都能实现等长布线，哪怕是最简单的protel都行； 3.画板的时间因人而已，如果是新手，本着学习的目的，你可以不必在意时间长短，因为中间可能会遇到各种问题，从而影响进度。 另：你可以找找别人画的板子，学习人家是怎么布局和布线的，包括如何设定相关规则，从中可以学到很多东西。

回答(2).1、高速信号线会带来传输线效应： •反射信号Reflected signals •延时和时序错误Delay & Timing errors •多次跨越逻辑电平门限错误False Switching •过冲与下冲Overshoot/Undershoot •串扰Induced Noise (or crosstalk) •电磁辐射EMI radiation 2、避免传输线效应的方法： 针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。 1） 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。 2） 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(DaisyChain)布线和星形(Star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100?通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1. 例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。 星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。 串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。 最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT,FAST)。 此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。 垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电......

回答(3).大师！ 软硬件设计。 射频，ARM，MCU，ADC，DAC，混合电路。

回答(4).可能不行，照出来的图片。画的原理图不准确，。。我们厂是专业从事PCB LOGIC和LAYOUT的 有意。。

回答(5).简单易学，资料最多的是protel99se 继承了protel99se的所有功能，并且新增很多功能，是同一个公司出的Altium designer 还有一个国内用的少，但是国外高手用的比较多的一款是eagle，开源免费的一个项目。 建议从protel99se开始，熟练后过度到Altium designer，当精通到PCB软件不是问题的时候，用eagle吧，开源会是一场革命。