问题描述：太近了等长不好做

回答(1).1、高速信号线会带来传输线效应： •反射信号Reflected signals •延时和时序错误Delay & Timing errors •多次跨越逻辑电平门限错误False Switching •过冲与下冲Overshoot/Undershoot •串扰Induced Noise (or crosstalk) •电磁辐射EMI radiation 2、避免传输线效应的方法： 针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。 1） 严格控制关键网线的走线长度 如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。 2） 合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(DaisyChain)布线和星形(Star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100?通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1. 例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。 星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。 串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。 最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT,FAST)。 此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。 垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电......

回答(2).走线别太长，尽量两个芯片等距，就没事。

回答(3).一位同事讲：但是有一个比较值，就是CLK的长度要大于address，address要大于data（may be wrong）。 同组间相等。组间的差别不能大于10mm。 有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。阻抗方面，一般来说DDR需要60欧姆，DDR2需要50欧姆，走线不要打过孔，避免阻抗不连续。串扰方面，只要拉开线距，一层信号一层地，就不会出问题。也有网友表示他们模拟DDR2的结果：时钟对线长误差小于0.5mm；最大长度小于57mm；时钟线与相对地址线的长度差小于10mm。 李宝龙表示，无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx(包括DDR2，DDR4等)相对与传统的同步SDRAM的读写，主要困难有三点：第一，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路相比，在时序计算上有很大不同。DDR之所以能实现双边沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以 DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算，为保证足够的setup time和hold time，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。第二，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。第三，电源完整性。DDR由于电平摆幅小(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。 1.CLK等长长度为X，最长的和最短的相差不超过25mils 2.DQS长度为Y，和CLK比对，Y要在[X-1000,X+1000mils]这个区间 3.DM、DATA长度为Z，和各组的DQS比对，Z要在[Y-25,Y+25mils]区间里面 4.A/C信号（control & command信号）长度为K，和CLK比对，K要在[X-1500,X+2000mils]范围内 5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm±15?（47--63ohm） 1.走线分组 ARM系统中内存一般为32位或者16位，通常使用一片或者两片内存芯片组成。可以......

回答(4).最好的办法： 正反面对贴，每面4个 把PCB层数增加，并打盲孔 加工PCB的时候找个水平高点的厂家。

回答(5).对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构，来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.。 常规我们DDR3的布局满足以下基本设计要求即可： 1.考虑BGA可维修性：BGA周边器件5MM禁布，最小3MM。 2.DFM 可靠性：按照相关的工艺要求，布局时器件与器件间满足DFM的间距要求；且考虑元件摆放的美观性。 3.绝对等长是否满足要求，相对长度是否容易实现：布局时需要确认长度限制，及时序要求，留有足够的绕等长空间。 4.滤波电容、上拉电阻的位置等：滤波电容靠近各个PIN放置，储能电容均匀放置在芯片周边（在电源平面路径上）；上拉电阻按要求放置(布线长度小于500mil）。 注意：如有提供DEMO板或是芯片手册，请按照DEMO板或是芯片手册的要求来做。 这篇文章详细讲解了DDR3布局的规则及注意事项。

回答(6).这个我有不少。 可以给你一些。 但是如果你完全没有画过这方面的板子经验的话。参考也是非常难设计。设计出来也不一定能用的。

回答(7).用T字形走法，差分线走到这两个引脚中间位置的时候，分成两根单独的线分辨走到两个引脚上